软件分享
好资源一起用

3nm工艺FinFET最后的起舞

台积电终于下定决心,在2nm工艺节点使用GAA工艺。这也意味着FinFET(鳍式场效晶体管)将在3nm节点奏响最后的乐章。

十年光景,从诞生到进入最后的生命周期,FinFET不负使命,让已经走到悬崖边上的摩尔定律又再次焕发了能量。

最后一舞

自台积电宣告在3nm节点继续留守FinFET后,这曾打了很多人的脸。

业界都认为FinFET将在5nm时达到大限,台积电虽然没有像三星那样明确地表示去追逐新架构GAA,但是工艺上的压力让他们最终放弃FinFET。

所有的猜测最终落空,3nm制程还是选择了FinFET。按照台积电的说法,已经对FinFET技术进行了重大更新,通过其工艺节点技术的另一次迭代实现性能和漏电扩展。

这个选择一定是经过平衡和取舍之后的商业决策。这也意味着台积电判断FinFET的瓶颈不在3nm节点,甚至还有自信能在3nm节点以FinFET来获得水准之上的良率。

这样台积电就会在相同的制程技术与制造流程下进入3nm世代,不用变动太多的生产工具,也能有较具优势的成本结构。对客户来说,也将不用进行太多的设计变更,会减少很多不必要的生产成本。若最终的产品性能还能与竞争对手平起平坐,那台积电可能又将在3nm世代再胜一筹。

另一方面,新架构的效能虽好,但要实现量产的难度远高于 FinFET 架构。这或是台积电在3nm 工艺架构的抉择下,打保守牌的原因之一,与其冒险,倒不如继续沿用现在非常有把握的 FinFET 架构。

3nm节点将在2022年进入量产,以现在的进度来预测,FinFET还将有5年以上的辉煌时期。

当前,主力N5工艺也已经渐入佳境。因为广泛采用了EUV技术,相较7nm N7工艺, N5工艺在相同功耗下的性能提高了15%,所以在相同性能下的功耗降低了30%,逻辑密度为N7的1.8倍。

而且,N5的缺陷密度学习曲线比N7快,这意味着5nm工艺将比其上一节点能更快地达到更高的良率。

今年下半年,采用台积电5nm技术的苹果A14处理器将进入市场。Ampere亦基于N5工艺制造其下一代服务器芯片。高通、博通、AMD、联发科、恩智浦等芯片巨头也向台积电5nm下订单,产能已经被填满。

在5nm基础上,3nm的表现将更进一步。相比5nm N5节点,3nm N3在相同功耗下的性能可提高10-15%,在相同性能下的功耗可降低25-30%;逻辑密度提高70%,SRAM密度提高20%,模拟密度提高10%。

在2020 年,单一个 5nm 新工艺就将贡献营收超过 30 亿美元。照此相比, 3nm工艺也将成为台积电未来的聚宝盆。

这也许就是FinFET最后的辉煌。

天降大任

FinFET工艺拯救了半导体工艺,这话一点不为过。

半导体工艺发展的主线就是怎样去缩小晶体管的尺寸。此前,工艺进展也遇到过各种困难,可是通过将铝互联改成铜互联,在栅极加入High-k材料、引入Stress engineering等方法都可以在不改变平面器件工艺的情况下把尺寸做小。

不过当栅极长度逼近20nm门槛时,对电流的控制能力急剧下降,漏电率也在升高,传统的平面MOSFET看似走到了尽头,材料的改变也无法解决问题。

这时候,由加州大学伯克利分校胡正明教授给出了新的设计方案,也就是FinFET晶体管。在FinFET中,沟道不再是二维的,而是三维的“鳍(Fin)”形状,而栅极则是三维围绕着“鳍”,这就大大增加了栅极对于沟道的控制能力,从而解决了漏电问题。

英特尔全球第一个进行 FinFET 架构商业化生产的半导体大厂。其花了 10 年左右的时间才将 FinFET 量产化,其增加了刻蚀步骤,将额外生产成本降低到 2%~3%,终于在 2011 年 5 月向世界宣布对 22nm 3D 晶体管进行量产。

此后,就有了世人熟知的14nm、12nm、7nm等节点,移动互联网的时代也在FinFET工艺的辅佐下拉开帷幕。

台积电的今日也有FinFET的功劳。在10nm工艺节点,正是靠着不计代价的研发投入,台积电终于超过英特尔和其他代工厂,成为了FinFET工艺的旗手,也坐上了晶圆代工的头把交椅。

像其他半导体工艺一样,FinFET也有自己的缺陷。随着工艺的进展,这种缺陷会逐步放大,直到不可逾越。

一个典型的例子就是,在5nm之后,FinFET几乎已经达到了物理极限,其不断拉高的深度和宽度之比(为了避免短沟道效应,鳍片的宽度应该小于栅极长度的0.7倍),将使得鳍片难以在本身材料内部应力的作用下维持直立形态,尤其是在能量更高的EUV制程导入之后,这样的状况会更为严重,甚至光子在如此小的尺度下将呈现量子效应从而带来大量的曝光噪音,严重影响了产品的质量和性能。另外,栅极距过小将带来不可控的情况。

修修补补的FinFET终将力不从心,新的架构因此呼之欲出。

新的王者

FinFET的另一个缺点是其栅极仅在三个侧面围绕矩形硅鳍片,而底部侧面连接到硅的主体。当晶体管关闭时,这允许一些漏电流流动。许多研究人员推断,要获得对通道区域的最终控制,需要将栅极完全包围。

自1990年以来,研究人员一直将这一想把这个设想归结为合乎逻辑的结论。也就是在那一年,研究人员报告了第一个具有完全围绕沟道区域的栅极硅器件。从那时起,一代又一代的研究人员开始研究所谓的Gate-all-aroundG(GAA)器件。直到2003年,寻求最大程度减少泄漏的研究人员将沟道区域变成了一条狭窄的纳米线,桥接了源极和漏极,并被四周的栅极包围,GAA架构从此诞生。

在研发GAA的路上,各方都拿出了自己的方案,最常见的有4种形式:

1)比较常见的纳米线技术,也就是穿透栅极的鳍片采用圆柱或者方形截面;

2)板片状结构多路桥接鳍片,穿透栅极的鳍片被设计成水平板状或者水平椭圆柱状(长轴和基地平行)截面;

3)六角形截面纳米线技术,顾名思义,纳米线的截面是六边形;

4)纳米环技术,穿透栅极的鳍片采用环形方案。

以GAA来赌明天,三星的研发进度最快。其宣称的 GAA 技术英文名为 Multi-Bridge Channel FET,缩写为 MBCFET。实际上就是板片状结构多路桥接鳍片。三星对此作出的解释是,目前主流的纳米线 GAA 技术,沟道宽度较小,往往只能用于低功率设计,并且制造难度比较高,因此三星没有采用这种方案。

具体来说,三星的MBCFET晶体管将线型通道结构排列成2维纳米片,以增加与闸极的接触面积,进而让装置整合更简单,同时增加电流。这种结构,除了本身的GAA结构可以抑制短通道效应外,也能透过增加通道面积实现性能提升。

三星认为 FinFET 在5nm和4nm工艺节点上都依旧有效,因此在3nm时代三星才开始使用新的MBCFET技术。希望在这个节点上超越台积电。

台积电也有自己的方案,其深耕纳米片技术超过15年,并已证明其可以生产在0.46V下工作的32Mb纳米片SRAM器件。在2nm工艺节点,台积电版的GAA就会登场亮相。

以目前的研发进度研判,供应链预计台积电2023年下半年可望进入2nm风险性试产,2024年正式量产。新一轮的GAA大战,也将在那个节点正式打响。

生命的延续

FinFET会让出C位,但不会消亡。

最早商业化FinFET的英特尔就想出了新办法。在最近举行的架构日上,英特尔院士鲁斯·布莱恩(Ruth Brain)称SuperFin技术将重构FinFET工艺,并表示10纳米SuperFin将是英特尔有史以来最大的单节点内性能提升。

以10纳米SuperFin技术为例,通过英特尔增强型FinFET晶体管与Super MIM(Metal-Insulator-Metal)电容的结合,该技术能够提供增强的外延源极/漏极、改进的栅极工艺和额外的栅极间距,并通过以下方式实现更高的性能:

· 通过增强源极和漏极上晶体结构的外延长度,从而增加应变并减小电阻,以允许更多电流通过通道

· 改进了栅极工艺以实现更高的通道迁移率,从而使电荷载流子更快地移动

· 附加的栅极间距选项,从而可提供更高的驱动电流

· 使用新型薄壁阻隔将过孔电阻降低了30%,从而提升了互连性能

· 与之前的技术相比,在同样面积内,电容是之前的5倍,从而减少了电压下降,可显著提高产品性能

该技术由一类新型的“高K”( Hi-K)电介质材料实现,该材料可以堆叠在厚度仅为几埃厚的超薄层中,从而形成重复的“超晶格”结构。 这是一项行业内领先的技术,领先于其他芯片制造商的现有能力。

10nm SuperFin技术将运用于代号为“ Tiger Lake”的英特尔下一代移动处理器中。

精打细算的台积电也在挖掘FinFET在其他领域的潜力。为了同FD-SOI在IoT市场竞争,台积电推出了改进的N12e工艺,这也是首次将FinFET引入了IoT领域。

与 22ULL 工艺节点相比,台积电承诺 N12e 可在同等功耗水平下将频率提升至 1.49 倍、或将同频下的功耗降低 55%,更别提增加了 1.76 倍的逻辑密度、以及支持 0.4V 的低电压。

台积电相信,N12e 将为 AI 加速器提供低功耗支撑,让下一代 5G IoT 边缘设备更加普及,从而推动语音识别、健康监测、机器视觉等领域的发展。

上万亿的IoT市场为FinFET带来了无比巨大的相像空间。更为重要的是,卸下延续摩尔定律的沉重使命,轻装上阵的FinFET还会有自己的第二次辉煌。

赞(0)
未经允许不得转载:菜头哥 » 3nm工艺FinFET最后的起舞